シリアル通信機能の使い方

シリアル通信機能を持った周辺回路を、USART(Universal Synchronous Asynchronous Receiver Transmitter)　とも言います（USART はシリアル通信インターフェイス、SCI とも呼ばれます）。この機能により、全二重非同期システムとしてパソコンと通信できるようになります。（または、半二重同期システムとしてシリアルEEPROM と通信できる構成もあります。）


ＵＳＡＲＴの制御用レジスタ
シリアル通信関連の制御用レジスタとして、TXSTA，RCSTA，SPBREGの３種類のレジスタがあります。まず、これらの内容と機能を把握する必要があります。

（Ａ）ＴＸＳＴＡレジスタ（Ｂａｎｋ１）
ＴＸＳＴＡレジスタの構成は図１のようになっていて、送信の動作モードを指定します。

図１．　TXSTAレジスタの構成

TXSTAレジスタの機能について、表１に示します。

（Ｂ）ＲＣＳＴＡレジスタ（Ｂａｎｋ０）
ＲＣＳＴＡレジスタの構成は図２のようになっていて、受信の動作モードを指定します。

図２．　ＲＣＳＴＡレジスタの構成

ＲＣSTAレジスタの機能について、表２に示します。

（Ｃ）ＳＰＢＲＧレジスタ（Ｂａｎｋ１）
ＳＰＢＲＧレジスタにより、通信速度を決めます。このＳＰＢＲＧレジスタの設定値とボーレートの関係を表３に示します。（ＭｉｃｒｏＣｈｉｐ社　データシート参照）

表４に、ボーレートの計算式を示します。これはマスターモード（内部クロック）のみに適用されます。希望のボーレートとＦ_ＯＳＣ を当てはめれば、表４の式を使用してSPBRG レジスタの最も近い整数値を計算できます。この値からボーレートのエラーを判定することができます。

例として、Ｆ_ＯＳＣ ＝１６ＭＨｚ　希望のボーレート＝９６００（非同期：低速モード）の条件でのボーレートエラーの計算例を示します。

表４より、希望のボーレート＝Ｆ_ＯＳＣ／（６４（Ｘ＋１））
　　　　　　　　　　　　　9600＝16000000／（６４（Ｘ＋１））
　　　　　　　　　　　　　　　Ｘ≒25　となる。

ここで、算出ボーレート＝16000000／（６４×（２５＋１））＝9615

エラー＝（　［算出ボーレート］−［希望ボーレート]　）／　［希望ボーレート」
　　　　＝（9615−9600）／9600＝0.16%
というように求めます。

遅いボークロックに関しても高速ボーレート（BRGH=1)を使用したほうがよい場合があります。これは、場合によって、FOSC/(16(X + 1))のほうがボーレートエラーが小さい場合です。


USART 非同期モード
このモードでは、USARTは標準のノン・リターン・トゥ・ゼロ(NRZ)フォーマット（1 スタートビット、8 または9 データビット、1 ストップビット）を使用します。最もよく使用されるデータフォーマットは8 ビットです。オン・チップ専用8 ビットボーレート発生器を使用して、オシレータから標準ボーレート周波数をつくることができます。USART はLSBから先に送信および受信します。USART のトランスミッターとレシーバーは機能的には独立していますが、同じデータフォーマットとボーレートを使用します。ボーレート発生器は、ビットBRGH（TXSTA＜2＞）により、シフトレートがX16 またはX64 のどちらかのクロックを生成します。パリティはハードウエアではサポートされていませんが、ソフトウエアで作成可能です（第9 データビットに格納する）。非同期モードはスリープ中は停止します。非同期モードはビットSYNC（TXSTA＜4＞）をクリアすることにより選択します。
USART 非同期モジュールは主に次の要素から成ります。

• ボーレート発生器
• サンプリング回路
• 非同期トランスミッター
• 非同期レシーバー

USART 非同期トランスミッター
USART トランスミッターのブロック図を図３に示します。

図３．USART トランスミッターのブロック図（ＭｉｃｒｏＣｈｉｐ社データシート参照）

トランスミッターの中心部は送信（シリアル）シフトレジスタ（TSR ）です。シフトレジスタはリード／ライト送信バッファ、TXREG からデータがロードされます。TXREG レジスタにはソフトウエアでデータがロードされます。TSR レジスタは前のロードのSTOPビットが送信されるまでロードされません。STOP ビットが送信されると、TSR には直ちにTXREG レジスタからの新規データが（あれば）ロードされます。TXREGレジスタがTSR レジスタにデータを転送すると(1TCYで実行）TXREG レジスタは空になり、フラグビットTXIF（PIE1＜4＞）がセットされます。この割り込みはイネーブルビットTXIE(PIE1＜4＞）をセット／クリアすることによりイネーブル／ディセーブルできます。フラグビットTXIF はTXIE に関係なくセットされ、ソフトウエアではクリアできません。このビットはTXREG レジスタに新しいデータがロードされたときにのみリセットします。フラグビットTXIF はTXREG レジスタのステータスを示し、別のビットTRMT(TXSTA＜1＞）はTSR レジスタのステータスを示します。ステータスビットTRMT はTSR レジスタが空のときにセットされるリード・オンリービットです。このビットは割り込みとは連動しません。TSR レジスタが空かどうかを判定するために、このビットをポーリングできます。

＜注意事項＞

1. TSR レジスタはデータメモリ内には配置されていないので、ユーザーが使用する
   ことはできません。
2. フラグビットTXIF はイネーブルビットTXEN がセットされたときにセットされます。

非同期送信のセットアップ手順（ＭｉｃｒｏＣｈｉｐ社データシート参照）

1. SPBRG レジスタを適切なボーレートで初期化します。高速ボーレートを希望する場合、ビットBRGH をセットします。
2. ビットSYNC をクリアしてビットSPEN をセットすることにより非同期シリアルポートを動作させます。
3. 割り込みが必要な場合は、イネーブルビットTXIE をセットします。
4. 9 ビットの送信が必要な場合は、送信ビットTX9をセットします。
5. ビットTXEN をセットすることにより送信をイネーブルにします。これによりTXIF ビットもセットされます。
6. 9 ビット送信を選択した場合、第9 ビットはビットTX9D にロードされる必要があります。
7. TXREG レジスタにデータをロードします（送信を開始します）

USART 非同期レシーバー
USART レシーバーのブロック図を図４に示します。

図４．USARTレシーバのブロック図（ＭｉｃｒｏＣｈｉｐ社データシート参照）

データは、RC7/RX/DT ピンに受信されてデータ回復ブロックをドライブします。データ回復ブロックは実際はX16倍ボーレートで動作する高速シフタです。なお、メイン受信シリアルシフタはビットレートまたはFOSC で動作します。USART モジュールにはマルチ・プロセッサ通信用の特別な機能があります。RX9 ビットがRCSTA レジスタにセットされると、9 ビットが受信されて、第9 ビットはRCSTA レジスタのRX9D ステータスビットに配置されます。ポートは、ストップビットを受信したときにRX9D ビット＝1 のときのみシリアルポート割り込みが発生するようにプログラムすることができます。この機能はRCSTA レジスタにADDEN ビットRCSTA＜3＞をセットすることにより動作できるようになります。この機能は次のようなマルチ・プロセッサシステムで使用できます。
マスタープロセッサは1 ブロックのデータを複数のスレーブの1 つに送信しようとします。プロセッサはまず目標のスレーブを識別するアドレスバイトを送信しなければなりません。アドレスバイトはRX9D ビットが｢1」であることにより識別されます（データバイトは｢0」）。ADDEN ビットがスレーブのRCSTA レジスタでセットされている場合、すべてのデータバイトは無視されます。しかし、第9 受信バイトが「1 」の場合、受信バイトがアドレスであることを示すので、スレーブは割込み発生して、RSR レジスタの内容が受信バッファに転送されます。これにより、スレーブはアドレスのみ割込み発生でき、スレーブがアドレス指定されたかどうか確認できるようにします。アドレス指定されたスレーブはそのADDEN ビットをクリアしてマスターからのデータバイトを受信する準備をします。
ADDEN がセットされると、すべてのデータバイトは無視されます。STOP ビットの次にはデータバイトは受信バッファにロードされず、割り込みは発生しません。別のバイトがRSR レジスタにシフトインされた場合、前のデータバイトはなくなります。ADDEN ビットはレシーバーが9 ビット非同期モードで構成されているときのみ有効です。
一度非同期モードを選択すると、受信はビットCREN(RCSTA＜4＞）をセットすることによりイネーブルになります。


アドレス機能のついた非同期受信のセットアップ手順
（ＭｉｃｒｏＣｈｉｐ社データシート参照）

1. SPBRG レジスタを適切なボーレートで初期化します。高速ボーレートが必要な場合は、ビットBRGH をセットします。
2. ビットSYNC をクリアして、および、ビットSPEN をセットすることにより非同期シリアルポートを動作させます。
3. 割り込みが必要な場合は、イネーブルビットRCIEをセットします。
4. ビットRX9 をセットして9 ビット受信をイネーブルにします。
5. ADDEN をセットしてアドレス検出をイネーブルにします。
6. イネーブルビットCREN をセットすることにより受信をイネーブルにします。
7. 受信が完了するとフラグビットRCIF がセットされます。イネーブルビットRCIE がセットされた場合は割込みが発生します。
8. RCSTA レジスタをリードして、第9 ビットをリード、および、受信中に何かエラーが発生したかどうかを判定します。
9. RCREG レジスタのリードにより8 ビットの受信データをリードして、アドレス指定されたかどうか判定します。
10. エラーが発生した場合、イネーブルビットCREN をクリアしてエラーをクリアします。
11. デバイスがアドレスされた場合、ADDEN ビットをクリアして、データバイトとアドレスバイトを受信バッファにリードして、CPU を割込みできるようにします。

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